摩尔定律实现受阻，先进封装之风兴起
摩尔定律经济能效降低，先进封装拓展芯片升级方向
摩尔定律经济效益遇到瓶颈，芯片制造进入后摩尔时代。摩尔定律指的是随着技术的升级，芯片承载的晶体管数量每隔 18-24 个月便会成倍增加，同时性能增加一倍或成本减少一半。
随着芯片技术的演进，研发周期拉长，制程工艺迭代需花费更长时间。由于微观层面物理极限的限制，单位晶体管成本下降的速度不断放缓。
根据 IBS 的统计和预测数据显示，芯片制程从 16nm 到 10nm，每 10 亿颗晶体管成本减少了 23.5%，但是从 5nm 到 3nm 成本仅减少了 4%。
若芯片制程微缩至近 1nm，就将进入量子物理领域，产生短道沟效应和散热等亟待解决的问题，使摩尔定律逐渐失效。
后摩尔时代，先进封装成为提升芯片性能的重要发展方向。集成电路性能提升主要向两个技术方向发展。
一个是延伸摩尔定律（More Moore），使芯片进一步小型化，缩小晶体管特征尺寸来增加芯片上的晶体管数量，进而提升芯片性能，但正如前文所述制程微缩带来的经济能效持续下降。
另一个是超越摩尔定律（More Than Moore），采用先进封装技术，将不同功能的芯片集成在一个系统内，实现功能的整合和性能的升级。
封装技术发展至今共经历四个阶段，当前已进入先进封装时代。
第一阶段：通孔插装时代（20 世纪 70 年代前）。以双列直插封装(Dual In-line Package，DIP)为代表。
第二阶段：表面贴装时代（20 世纪 80 年代后）。该阶段典型封装方式为扁平方形封装（Quad Flat Package，QFP)、无引脚芯片载体(Leadless Chip Carrier， LCC)、小外形封装(Small Outline Package,SOP)等。
使用针栅阵列(Pin Grid Array, PGA)技术，用引线替代第一阶段的引脚，转变为向表面贴装型封装。第一、第二阶段均为传统封装。
第三阶段：面积阵列时代（20 世纪 90 年代后）。该阶段兴起了球栅阵列(Ball Grid Array，BGA)、单芯片封装(Chip Scale Package，CSP)等先进封装技术。
第四阶段：先进封装时代（21 世纪后）。封装技术不断发展，出现了倒装焊（Flip Chip）、晶圆级封装（Wafer LevelPackage，WLP)）、2.5D/3D封装等多种先进封装技术，从二维向三维、从封装元件向封装系统发展。
先进封装本质是提升 I/O 密度，核心衡量指标为凸块间距与凸块密度。
封装主要起到保护和电路连接的作用，分为传统封装和先进封装。传统封装的电路连接主要依赖引线框架，先进封装的电路连接则主要通过凸块（bump）完成。
先进封装内涵丰富，但本质为提升 I/O 密度，进而提升芯片性能。衡量 I/O 密度最核心的指标为凸块间距（Bump Pitch）和凸块密度（Bump Density）。
根据 IDTechEx 定义，只有凸块间距小于 100μm 的封装才属于先进封装，本文将延用这一定义。
先进封装，更确切来说可以被称为异构集成，整个体系包含倒装焊(Flip Chip)、晶圆级封装(WLP)、扇入/扇出、2.5D 封装（Interposer）、3D 封装(TSV)、混合键合、Chiplet 等 一系列技术与理念。
在台积电的发 展路线中，倒装>2.5D/3D>SoIC 等技术路线的凸块间距不断缩小，凸块密度持续提升。
相比传统封装，先进封装在功能和开发方面具有下述优势：提高功能密度：在功能相同的情况下，先进封装可以减少空间占用，将更多的元件和功能集成到更小的空间内，提高芯片的功能密度。
缩短互连长度：在传统封装中，引线穿过外壳和引脚需要数十毫米甚至更长，导致延时和功耗问题。先进封装将互联长度从毫米级缩短至微米级，使得性能和功耗得以提升。
增加 I/O 数量：先进封装制造多层 RDL、倒装芯片与晶片级封装相结合、添加硅通孔、优化引脚布局以及使用高密度连接器等方式，可以在有限的封装空间内增加 I/O 数量。
提高散热性能：先进封装通过优化封装结构，增加芯片与散热器之间的接触面积，使用导热性良好的材料，增加散热器的表面积及散热通道，改进芯片晶体管数量不断增加而面临的散热问题。
实现系统重构：电子系统的构建可以在芯片级和基板级进行，通过在封装内部实现系统级封装，可以更好地实现系统重构。
提高加工效率和设计效率：先进封装技术可以利用现有的晶圆制造设备，使封装设计与芯片设计同时进行，缩短设计和生产周期，降低成本。
先进封装内涵丰富，与 Chiplet 协同迎接算力时代
先进封装内涵丰富，Bump、RDL、Wafer、TSV 四要素组合形成不同工艺。先进封装内涵丰富，相对传统封装，新增的底层工艺包括 Bump（凸块），RDL（再布线层），Wafer（晶圆），TSV（硅通孔）四要素。
Bump 用来取代传统封装中的引线键合，主要起界面电气互联和应力缓冲的作用，当前先进封装无一例外均使用了 Bump 工艺。
RDL 起着 XY平面电气延伸的作用，Interposer（中介层，以硅为主）也发挥相似作用，主要应用于晶圆级封装和 2.5D/3D 封装等技术。
Wafer 作为集成电路的载体以及 RDL 和 TSV 的介质和载体，在 2.5D 封装中用于制作硅基板、在 WLP 晶圆级封装中用于承载晶圆。
TSV 起着 Z 轴电气延伸的作用，是 2.5D/3D 封装技术实现的主要途径。从技术推出时间前后及先进性程度来看，排序为 Bump、RDL、Wafer、TSV。
先进封装四要素：Bump、RDL、Wafer 和 TSV
Bump（凸块）
凸块具有多种形状，替代引线键合，不断向小型化发展。凸块指的是定向生长于芯片表面，与芯片焊盘直接相连或间接相连的具有金属导电特性的凸起物，具有球状、柱状和块状等不同形状。
传统封装通常通过引线实现芯片和基底的键合，先进封装可以利用凸块代替引线进行连接，缩短了路径，反映了以“以点代线”的发展趋势。
凸块在往小型化发展，尺寸从最初应用在标准倒装的 100um 发展到现在最小尺寸为5um。凸块的使用可以缩小芯片体积、提升热传导效率、增加接口数量进而提高 I/O 密度。
RDL（再布线层）
再布线技术可以实现引脚重新布局，满足更多的芯片管脚需求。RDL 再布线技术可以实现芯片水平方向互连，重新规划连线途径，变换芯片初始设计的 I/O 焊盘位置和排列，调整为新的互连结构。
在传统芯片设计和制造时，芯片管脚处理模块（I/O 端口）一般分布在芯片边缘或四周，通过芯片管脚可以实现对信号的处理和输入输出。
随着芯片不断微缩，更高的芯片性能要求更多的 I/O 数量，I/O 端口分布变得更加密集，传统的引线键合无法满足 I/O 需求，还会产生散热问题。
RDL 再布线技术可以通过在晶圆表面沉积金属层和相应的介质层，形成新的金属布线，重新布局 I/O 端口到占位更宽松的区域，从而解决传统封装面临的问题。
Wafer（晶圆）
晶圆是芯片工艺实现的载体，用途广泛，逐渐向更大尺寸发展。晶圆是集成电路的载体，在晶圆上可以进行光刻、刻蚀、气相沉积、离子注入、研磨等多种处理工序，最终制成集成电路芯片。
早先晶圆尺寸为 6 英寸到 8 英寸，现在普遍应用为 12 英寸，未来将广泛应用 18 英寸，晶圆正在向更大尺寸发展。
随着晶圆的尺寸变大，先进封装技术更先进，晶圆用途也更加广泛，可以作为芯片的制作基底，也可以在晶圆上制作硅基板实现 2.5D 封装，还可以在晶圆级封装中承载晶圆。
与传统封装是先切割晶圆再各自封装不同的是，晶圆级封装是先对整片晶圆进行封装再切割成小的芯片颗粒，封装面积与裸片一致，可以提高封装效率并降低封装成本。
晶圆级封装没有引线、键合和塑胶工艺，连接线路较短，可运用数组式连接，具有封装尺寸小、高传输速度、高密度连接、生产周期短等优点。
TSV（硅通孔）技术
TSV 主要用于立体封装，满足高密度、多功能的封装需求。硅通孔技术TSV（Through-Silicon Via）是一种利用垂直硅通孔实现芯片 Z 轴电气延伸和互联的方法。
是目前半导体制造业中最为先进的技术之一，主要用于立体封装，如 2.5D 封装和 3D 封装。
由于没有引线键合，直接进行堆叠芯片，TSV 可以实现更薄的封装和更短的互连距离；同时 TSV 可以通过通孔实现在三维方向堆叠，增加堆叠的芯片数量，实现密度更高的封装。
目前该技术广泛用于 CMOS 图像传感器、HBM 高带宽存储器、MEMS 微机电系统等需要高密度、多功能集成的电子元器件。
基于 X/Y 轴延伸的先进封装技术
未使用 TSV 是先进封装基于 X/Y 平面延伸的主要标志。
先进封装的四要素中，Bump（凸块）、RDL（再布线层）技术主要应用在 Wafer（晶圆）平面或芯片平面，即 X/Y 平面，这三要素的使用被视为基于 X/Y 平面延伸的技术。
TSV 硅通孔是基于 Z 轴进行信号延伸和互联，没有TSV 硅通孔则成为了基于 X/Y 平面延伸先进封装的显著特点。
基于 X/Y平面先进封装种类多样，主要包括了扇入型封装和扇出型封装，同时发展出了 InFO、EMIB 等不同产品技术。
扇入型封装的封装大小和芯片大小相同，引脚数目有限；扇出型封装装大小一般大于芯片尺寸，可容纳更多引脚。
晶圆级封装（WLP）有两种主要类型：扇入型（Fan-in）和扇出型（Fan-out）。
早期 WLP 主要采用扇入型封装（FIWLP），布线均在芯片尺寸内完成，封装大小和芯片大小相同，I/O 接口均位于晶粒（Die）下方，主要应用于面积较小、引脚数量少的芯片。
随着 IC 工艺的发展，芯片微缩，FIWLP 有限的芯片面积内无法容纳足够的引脚，从而逐渐衍生出了扇出型封装（FOWLP）。
该技术使用再布线（RDL）技术和模塑化合物提供额外芯片面积，I/O接口分布在晶粒之外，通过先将切割后芯片放置于人工基板后再进行封装和切割，因此封装大小一般大于芯片尺寸，可容纳的引脚数目也得到提升。
InFO（Integrated Fan-out）：InFO 是台积电（TSMC）2017 年推出的FOWLP 先进封装技术，是 FOWLP 工艺的集成，可视为多个芯片 Fan-out工艺的组合，给予了多个芯片集成的空间。
InFO 进一步衍生出 InFO_PoP、InFO_oS 等种类。
InFO_PoP 结合了 FOWLP 和 PoP 技术，下层部分的扇出型晶圆级封装处理器通过凸块、基板等连接了上层的 DRAM，使其外形更薄、电气及热性能更好，可用于移动设备领域。
InFO_oS 运用了 InFO技术，使用 RDL 再布线层，相比于 InFO_PoP 增加了 PCB 基板，可集成多个先进的逻辑小芯片，可用于 5G 网络应用。
EMIB（Embedded Multi-Die Interconnect Bridge）：EMIB是英特尔 2018年推出的技术，该技术没有使用 TSV 硅通孔技术，因此可以被划分为基于 XY 平面延伸的先进封装技术。
该技术使用传统覆晶芯片方式连接晶粒和基板，通过一个很小的硅片实现晶粒直接的桥接，并将这部分嵌入载板内。EMIB 的硅片面积更小、成本更低，提供的带宽更高，产生的功耗更低，封装良率更高。
基于 Z 轴延伸的先进封装技术
TSV 技术是基于 Z 轴延伸先进封装的关键技术，包括 2.5D TSV 和 3D TSV。基于 Z 轴延伸的先进封装技术主要通过了 TSV 进行多个芯片的垂直堆叠，实现信号延伸和互连。
TSV 可分为 2.5D TSV 和 3D TSV，分别对应 2.5D 封装和 3D 封装，是垂直方向先进封装的主要类别。
2.5D 封装特指采用了中介层（Interposer）进行高密度 I/O 互连的封装，和 3D 封装主要区别在芯片与芯片是否在垂直方向上连接。
2.5D 封装芯片在水平方向排列，硅通孔形成在中介层上，芯片与基板通过硅中介层相连。
3D封装芯片在垂直方向上排列，直接在芯片上制作硅通孔形成互连。
2.5D封装和 3D 封装因为具有连接距离短、密度更高、尺寸和重量小且性能更好的优点，是各大厂商所采用的主流方法，基于 2.5D 封装和 3D 封装技术，各家厂商相继推出了 CoWoS、Foveros、Co-EMIB-、SoIC、X-Cube等各类技术。
CoWoS（Chip on Wafer on Substrate）：台积电 2011 年推出了 CoWoS技术。
该技术是典型的 2.5D 封装技术，在硅中介层上制作 TSV 硅通孔，再通过硅中介层实现芯片和基板的连接。
主要包含了 CoWoS-S、CoWoS-R、CoWoS-L 三种，S 表示硅中介层、R 表示 RDL（再布线）、L表示 LSI（嵌入式）。
CoWoS-S 首先通过 CoW (Chip on Wafer)工艺连接芯片和硅晶圆，再连接 CoW 芯片和基板，过程中运用了微凸块和 TSV工艺，能够较好提升系统性能并降低功耗。
CoWoS-R 和 CoWoS-L 中介层均使用了 RDL 技术。CoWoS-R 通过 InFO 技术使用 RDL 中介层实现小芯片的互连，常应用于 HBM（高带宽存储器）和 SoC 异构集成中，可以扩大封装尺寸以满足更复杂的功能需求。
CoWoS-L 结合了 CoWoS-S和 InFO 技术的优点，通过中介层与 LSI（局部硅互连）芯片实现晶粒间的互连，RDL 层进行电源和信号传输，拥有最灵活的集成功能。
SoIC（System of Integrated Chips）：SOIC 技术是台积电在 2019 年推出的，是全球领先的超高密度 3D 堆叠技术，最突出的特点是没有凸点的键合结构，可分为 CoW(Chip on Wafer)和 WoW(Wafer on Wafer)两种方案。
CoW 技术为单芯片层面的互连，进行异质集合，WoW 技术是使用整块晶圆进行互连，进行同质异构集合。
SoIC 是在前道晶圆制造环节将芯片进行堆叠，台积电推出的 CoWoS 和 InFO 技术则是在后道封装环节进行进行晶圆级封装堆叠。
即先通过 SoIC 技术将芯片进行 3D 堆叠形成多颗SoC，再使用 CoWoS、InFO 工序进行整合，使封装密度更高、键合间隔更小。
Foveros&Co-EMIB：英特尔 2018 年推出了 Foveros 技术，该技术属于3D 堆叠封装技术，顶层的芯片通过微凸块与底层芯片连接，底层芯片通过 TSV 硅通孔和下方的凸块连接基板。
Foveros 具有较强的灵活性、体积小、功耗低，适用于尺寸要求较小的产品和内存带宽要求较高的产品。
英特尔 2019 年推出了 Co-EMIB 技术，该技术将 EMIB 和 Foveros相结合，EMIB 主要是负责横向连接，将不同功能的芯片拼接起来。
而Foveros 则是纵向堆栈，两种技术的结合是“2D+3D”的封装方式，可以兼具 EMIB 和 Foveros 的优点。
X-Cube/I-Cube：三星于 2021 年发布 2.5D 封装技术 Interposer-Cube4(I-Cube4)， I-CubeTM 是一种异构集成技术。
在一个硅中介层上水平放置一个或多个逻辑裸片（CPU、GPU 等）和多个高带宽存储器 (HBM) 裸片，使一个封装中的多个裸片像单个芯片一样运行。
I-Cube4 集成了四个 HBM 和一个逻辑裸片。从高性能计算 (HPC) 到人工智能、5G、云和大型数据中心应用，I-Cube4 都可通过异构集成在逻辑和存储器之间实现更高的通信速度和能效。
三星在 2020 年推出了 X-Cube 技术，计划于 2024 年实现量产。X-Cube 使用 Z 轴堆叠逻辑裸片，可以提高动态键合能力、节约封装面积。
X-Cube 分为微凸块（u-bump）和铜混合键合（Hybrid Copper Bonding）两种芯片互联方式，铜混合键合可以提高芯片灵活性和密度。
系统级封装（Sip）
Sip 和先进封装重合度高，但并不完全相同。系统级封装（Sip，system in package）是将多种功能的芯片，包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的功能系统。
Sip 和先进封装重合度高，但并不完全相同，Sip 更关注封装时系统的形成，而先进封装的重点在于封装技术和工艺的先进性。
倒装焊、集成扇出型封装、2.5D/3D封装既属于先进封装工艺，也可以应用于 Sip，但是先进封装工艺中单芯片的扇入/扇出型晶圆封装不属于 Sip。
Chiplet
Chiplet 指的是小芯片，在芯片制造过程中首先分解复杂的功能，再开发不同的具有特定功能、可以进行模块化组装的“小芯片”。
要实现Chiplet，离不开先进封装的技术支持，例如通过 2.5D 封装或 3D 封装将拆解的芯粒拼装堆叠起来，才能真正实现 Chiplet 模式。
2.5D 封装目前是应用于 Chiplet 的主流方案，整体技术相对成熟，主要包括台积电的Cowos 技术和英特尔的 EMIB 技术。
3D 封装技术比较完善的是应用在DRAM 领域，目前主要有台积电的 SoIC、英特尔的 Foveros、三星的X-Cube。
Chiplet 可集成功能不同的计算核心，提高芯片性能。在 Chiplet 的组合过程中不仅可以实现异构集成化、还可以实现集成异质化。
异构（Hetero Structure）集成化指的是将不同工艺制造的芯片封装到一个大芯片中，例如将不同制程的 Chiplet 组合在一起。
集成异质化（Hetero Material）指的是将不同材料的 Chiplet 封装在一起，以生产尺寸更小、设计更灵活、系统性能更优的产品。
Chiplet 可实现 IP 的内部复用、设计弹性的提升和良率的提升，从而降低成本。
IP 的复用：芯片公司前期投入需要购买不同 IP，这部分支出在传统设计模式中属于一次性投入，而通过 Chiplet 技术的拆分可以实现 IP 复用，减少成本的叠加。
设计弹性的提升：在芯片迭代时，可以灵活更换芯片的某一个部分，选择性地进行迭代，这将大幅度降低产品的迭代成本。
良率的提升：当芯片尺寸为 1600 平方毫米时，芯片的良率可能仅有 35.7%；当芯片尺寸为 100 平方毫米时，芯片的良率可以提升至94.2%。
采用Chiplet模式，当芯片被拆分为小单元进行生产时，单片良率将得到提升，从而大幅度降低量产的成本。
Chiplet 可应用于 HBM，解决高算力需求。高算力时代 AI 大模型需要处理大量的数据，导致数据计算量迅速增长。为了提高处理速度，GPU被用作核心处理器进行并行处理。
然而，GPU 的数据处理能力受到“内存墙”的限制。HBM 则打破了“内存墙”对算力提升的限制，突破内存容量和带宽的瓶颈，为 GPU 提供了更快的并行数据处理速度。
HBM制作离不开先进封装的技术，可通过 Chiplet 结合 3D 封装技术和 2.5D封装技术，将多个 DARM 堆叠在 HBM 内部，将 DARM 堆和 GPU 结合封装在 HBM 中介层上方。
在高算力产品的应用中，Chiplet 具有更大的成本优势。随着 AI、人工智能的高速发展，产品对芯片性能、算力的要求也在提升。
在 AI 处理器、AI 加速卡等对算力需求较高的产品中，芯片的面积往往大于 800mm2,超过其他常规产品。
芯片面积在 200 毫米以下，Chiplet 没有明显的成本优势，当面积超过800毫米，Chiplet相比传统的SoC有较大的成本优势，可见 Chiplet 更适合应用于高算力产品的芯片。
封装市场持续扩张，先进封装成新增长点
封装行业市场高度集中，新兴领域注入增长动力
封装是为了保护芯片以及确保电路性能，新兴应用发展为封装注入新动力。封装产业链上游为封装材料和封装设备。
封装材料主要有封装基板、键合丝、芯片粘结材料、引线框架和切割材料等，相关主要企业有康强电子、兴森科技、岱勒新材和三环集团等。
封装设备主要为减薄机、划片机、引线键合机和塑封机等，目前封装设备厂商主要有海外的 ASM Pacific、K&S、Disco 和国内的新益昌等企业。
中游为集成电路封测，目前集成电路封测是中国大陆发展最完善的板块，技术能力与国际先进水平比较接近。
三星、AMD 和英特尔为 IDM 厂商，台积电、日月光、安靠和长电科技等为 OSTA 厂商。下游终端应用广泛，涵盖电子制造、通信设备、航空航天和军事等众多领域。
近年来，随着物联网、人工智能、云计算、大数据、5G、机器人等新兴应用领域的蓬勃发展，各类封装产品的使用场景和用量不断增长，为封装产业注入了新的增长动力。
集成电路封测行业市场集中度较高，中国企业占据较大份额。封测市场发展的主要力量仍是综合多种封装技术、产品和应用领域的综合性集成电路封测企业。
根据 2022 年海内外主要封测厂商营收排名前十名，日月光和安靠位居前二，大陆厂商中长电科技、通富微电和华天科技已进入全球封测企业营收前十强。
上游封装材料市场规模持续扩张，封装基板应用更加广泛。
近年上游封装材料市场规模呈现上升趋势，2022 年封装材料市场规模达到 462.9 亿元 ， 其 中 引 线 框架 、 封 装 基板 、 其 他材 料 的 市 场规 模 分 别 为118.7/105.3/238.9 亿元。
引线框架为传统封装主要材料之一，市场规模稳步上升。随着新型高密度封装形式的出现，引线框架正被封装基板所替代，电子封装的许多功能，如电气连接，物理保护，正逐渐部分或全部的由封装基板来承担。
集成电路下游应用广泛，封装测试在集成电路产业链中不可或缺。从应用领域占比来看，消费类销售额占比最大，达 32.2%。
由于我国居民消费水平不断提升，消费电子产品市场需求持续增长，促进了我国消费电子行业健康快速发展。其次是通信类占比 20.9%，模拟电路占比 14.7%，以及计算机领域占比为 14%。
封装市场规模广阔，先进封装增长强劲
全球封测产业持续向好，封测产业已成为我国半导体的强势产业。
随着物联网、5G 通信、人工智能、大数据等新技术的不断成熟，全球集成电路行业进入新一轮的上升周期，全球封测市场规模稳步上升。
根据Yole和集微咨询统计，2022 年全球封测市场规模达到 815 亿美元，未来仍然保持稳步上升趋势，预计 2026 年达到 961 亿美元规模。
随着近年来我国半导体产业的快速发展，为我国封装测试行业的发展提供了强劲动力。预计 2023 年中国封测市场规模达到 2807 亿元，未来保持上涨趋势，预计 2026 年市场规模增长至 3248.4 亿元。
传统封装基本由 OSTA 厂家完成，先进封装 Fab厂商深度参与。传统封装 IDM 厂商较少涉足，大部分进行外包。
先进封装因引入 bump、TSV、RDL、混合键合等工艺，需要光刻、刻蚀、薄膜沉积、CMP 等前道工艺完成，故 Fab 厂商开始介入封装领域。Fab 厂商与芯片设计厂家的联系也更加紧密。
当前台积电（Fab）、英特尔（IDM）、AMD（芯片设计）、三星（IDM）等开始主导先进封装产业的发展。
台积电是先进封装架构提出的先驱与主力，AMD 为 Chiplet 先驱，传统封测厂与 IDM 厂商均有参与先进封装构架提出。
先进封装芯片设计研发厂商中，逻辑芯片厂商主要为英伟达、AMD 和高通等。存储芯片厂商主要为海力士、三星和美光。
先进封装芯片代工厂商主要为 Fab 厂商台积电、海力士、美光，OSTA 厂商日月光、安靠、长电先进以及 IDM 厂商 Intel 和三星。
如传统封装广泛应用于各大电子领域一般，先进封装应用也广泛。不过考虑到先进封装的成本，先进封装主要应用在 HPC、手机、汽车等对技术要求更高的领域。
先进封装市场占比快速提升，未来有望超越传统封装。传统封装具有性价比高、产品通用性强、使用成本低、应用领域广的优点。
高端消费电子、人工智能、数据中心等快速发展的应用领域大量依赖先进封装，先进封装的成长性要显著好于传统封装。
根据 Yole 和集微咨询数据，预计2023 年全球先进封装市场占比为 48.8%， 2026 年达到 50.2%。中国先进封装市场占比较低，但仍有较大发展潜力，预计 2023 年中国先进封装市场占比将达到 39%。
先进封装中倒装占比最大，2.5D/3D 堆叠封装增长强劲。
根据产品工艺复杂程度、封装形式、封装技术、封装产品所用材料是否处于行业前沿，先进封装又细分为倒装芯片封装（Flip-Chip）、晶圆片级芯片规模封装（WLCSP）、2.5D/3D 堆叠封装（2.5D/3D stacking）、扇出型封装（Fan-out）和嵌入式基板封装（ED）技术。
根据 Yole 和集微咨询数据，各细分工艺中倒装芯片封装占比最大，2022 年占比为 76.7%。
先进封装市场规模总体呈现上升趋势，倒装芯片封装 2020-2026 年 CAGR 为 6%，嵌入式基板封装占比较小，但 CAGR 最高，为 25%。其次是 2.5D/3D 堆叠封装CAGR 为 24%，扇出型封装 CAGR 为 15%。
先进封装应用广泛，AI 发展带动需求高增
先进封装应用领域广泛，需求增长迅速。先进封装相较于传统封装技术能更好地提升芯片性能和生产效率，其应用场景不断扩展。
目前各种不同类型先进封装技术已广泛应用于人工智能（AI）、高性能运算（HPC）、5G、AR/VR 等领域，占整体封测市场的比重也在不断提升。
HPC、高端手机、高阶自动驾驶有望成为先进封装主要增长驱动。芯片下游应用广泛，先进封装由于其技术先进性与高昂的成本，目前优先应用于对性能要求高或对价格不敏感的高端领域。
台积电是半导体芯片代工龙头，芯片制程行业领先，此外也是推动先进封装的先驱。台积电当前收入结构的拆分一定程度上可以表征先进封装的主要应用下游。
2023年，台积电营收拆分来看以 HPC（占比 43%）、Smart Phone（占比 38%）、loT（占比 8%）、Automotive（占比 6%）贡献为主。
HPC 受大模型训练的驱动，对于 HBM 等应用先进封装的存储需求快速攀升。高端手机（如苹果）以及正在陆续面世的 AI 手机对于使用先进封装的高阶芯片的需求量亦持续水涨船高。
自动驾驶未来将向 L4、L5 等高阶方向发展，对于算力的需求会持续提升，有望为先进封装提供新增量。综合来看 HPC、AI 手机、高阶自动驾驶对芯片性能要求较高，未来将成为先进封装主要的需求驱动。
AI 大模型蓬勃发展，高性能算力需求为先进封装注入新活力
ChatGPT引燃 AI 大模型发展热潮。AI 大模型的发展最早可追溯到 1950年图灵提出的“图灵测试”，在 Open AI 正式向公众推出 ChatGPT 之前，AI 大模型的发展主要沿着专用化（如谷歌的 Deepmind）、to B 等方向发展。
2022 年 11 月 30 日，Open AI 正式发布面向消费者的聊天机器人模型 ChatGPT，可实现翻译、文本问答任务，其中问答体验远超搜索引擎，这导致不到 2 个月 ChatGPT 线上活跃用户规模就达 1 亿人。
ChatGPT 的一炮而红将 AI 大模型带入大众视野，AI 大模型的美好发展前景也使得全球头部科技公司谷歌、微软、Meta、亚马逊、阿里、百度、腾讯等开始加大对大模型领域的发展投入。
根据赛迪顾问，截至 2023 年 7 月，国外累积发布大模型 138 个，国内共发布大模型 130 个。在数量增加的同时，大模型的能力也在飞速提升。
以 GPT 为例：2020 年 6 月发布的GPT-3 仅可执行翻译、文本问答任务，2023 年发布的 GPT-4 已经可以实现语音、图片、代码问答任务，且可以输出文本、语音、图片。
预计于2024 年发布的 GPT-5 可能实现视频传输，将重点提升推理能力，往多模态方向发展（2024 年 2 月 16 日 OpenAI 发布文生视频大模型 Sora，可根据文本生成长达 1 分钟的视频）。
OpenAI 创始人 Altman 在 2024 年达沃斯经济论坛上表示，如果说 GPT-4 可以实现人类 10%的任务，那么GPT-5 将达到 15%-20%。2022 年，全球生成式 AI 市场规模达 107.9 亿美元。
根据 Precedence Research，2022-2032 年全球生成式 AI 市场规模CAGR 预计达 27.03%，2032 年全球生成式 AI 市场规模将达 1180.6 亿美元。
模型优化升级带动 AI服务器出货量增加。根据OpenAI 提出的缩放法则，大模型表现与其规模强相关。因此，更大的参数量和训练文本依然是通用大模型的发展路径。
模型算力需求与参数量和数据集正相关。伴随着模型结构逐步优化，模型的参数量、预训练数据量进一步提升，训练所消耗的资源和对超算算力需求也呈现指数级别增长。
未来三年，超算算力需求将提升超过 10 倍，而 AI 服务器是算力的核心。TrendForce 预计2023 年 AI 服务器出货量将增长 38.4%，达到近 120 万台，2026 年 AI服务器出货量将达到近 240 万台，预计 2022~2026 年 AI 服务器出货量CAGR 为 22%。